电路后仿

㈠ calibre后仿提取晶体管级和门级寄生参数的区别

.sp是电路网表，.pex是寄生的电容电阻，而.pxi则是电路网表和寄生参数的连接关系。三者其实是一体的，是一个调用关系，或者你可以选择DSPF格式的来提取，这样就会提取出一张网表了。

㈡ 电路不跑hsice后果 我现在这家公司，美国华侨老总回国刚开的，最近搞了个红外传感器的解波芯片

不到

㈢ assura提取RC参数后，怎么用spectre后仿

给你一些建议吧。不确定你是做的模拟电路还是数字电路，先把这版个问题抛开。权你首先需要建立一个你要仿真模块的symbol，把你的pin都标好！然后建立一个schematic，正常搭建你的仿真电路，这步做完后你要建立一个config文件，然后把你的symbol种的view选为av_extracted，仿真器选择spectre，保存。正常打开ADE，就可以仿真了。

㈣ vivado仿真一定要写testbench吗

应该是初始化复的问题制吧，前仿和后仿时，很多逻辑的输入都需要确定状态，但是前级如果状态不定，就会导致逻辑功能不能正常，但是实际电路实际都会有初始状态，所以可能会出现仿真不能出正常结果，但是program到芯片却正常运行的现象 建议加上同步全局复位，仿真的时候先来个几十个时钟周期的全局复位，把所有状态都确定，然后再开始run电路功能

㈤ FPGA后仿器件延时

1.几个ns吧。具体我也忘了
2.器件的延时肯定不可以设置的。
3.这个不清楚。

㈥ netlist验证和后仿验证有什么区别和前仿真区别呢

移知FAE工程师为您解答
后仿带sdf，时序信息进行仿真。前仿用的是rtl文件回，netlist用的是综合后的文件，也就是门级电答路。（后续还有问题的话，可以搜索“移知”，里面有问答专区可以提问IC行业相关的问题）

㈦ 比较复杂的数字集成电路仿真，用什么软件比较好画原理图--再仿真

概念全错：Hspice才是用来做模拟电路的，混合信号也可以，我用之来处理后仿几十万器件的电版路，无压力。权Cadence当然可以用来完成你的设计，千门级的数字电路用spectre直接仿无压力。modelsim处理更大的规模，无压力。ISE是另一个概念，你混淆了。

我的理解是，你想做一个不算复杂的定制数字电路，且是从门电路开始搭，如果你会用cadence，无压力，且直接用spectre把电路当模拟电路来处理即可，仿真时间略长罢了。这个流程并不是常用的数字电路设计方法。一个在处理较大规模定制数字集成电路的方法是，建立基本电路单元，并同时建立verilog单元，画模块电路图和总图，然后用verilog-xl来跑仿真。

不过按照你描述的内容，我觉得你独自处理这些流程会有比较大的麻烦，在身边找一个有经验的人带你吧。

㈧ 帮我在CNKI下载一篇论文；谢谢了；

朱治鼎等：高性能折叠式共源共栅运算放大器的设计
2012
年
偏置电压。实际应用中，为了满足匹配，偏置电路中
晶体管长度应该与运放中相应晶体管的长度相等。
I
ref
是由外部引入的基准电流。图
4
所示为本文设
计的偏置电路。图中，
M16
与
M13
构成电流镜，参
考电流
I
ref
通过电流镜把
I
ref
按管子宽长比的比例镜
像到
M13
，从而产生主电路所需要的偏置电压
［5
］
。
图4
偏
置电路
Fig．4Biascircuit
图
5
所示为本文运算放大器的整体电路。各个
端口定义为：
V
DD
为工作电压，
GND
为电源地，
V
in1
为反相输入端，
V
in2
为同相输入端，
OUT
为输出端；
电阻
R
m
＝2．5kΩ
、
R
1
＝2kΩ
、
R
2
＝47kΩ
；电容
C
m
＝1pF
、
C
1
＝5pF
；
I
ref
为
10
μ
A
的电流源。在电路
的第一级和第二级输出端之间添加密勒补偿电容和
补偿电阻。由于第一级为共源共栅结构，所以主极
点在第一级的输出节点。采用密勒补偿电容
C
m
将
主极点向低频移动，将非主极点向高频移动来实现
极点分离。添加补偿电阻
R
m
，将右半平面的零点移
向高频，以减小甚至抵消零点对系统稳定性的影响，
从而改善运算放大器的频率特性
［6
］
。电路所带负载
为
5pF
的电容。表
1
列出运算放大器各器件的尺
寸。
图5
运
算放大器整体电路
Fig．
表1
运
算放大器器件参数

晶体管
尺寸
W
／
μ
mL
／
μ
m M
晶体管
尺寸
W
／
μ
mL
／
μ
m M
M0 12 1 10 M9 11 3 3
M1 10 1 15 M10 11 3 3
M2 10 1 15 M11 4 1 1
M3 11 3 4 M12 11 2 7
M4 11 3 4 M13 9 1 2
M5 11 2 3 M14 2 3 1
M6 11 2 3 M15 4 2 1
M7 18 3 5 M16 10．5 1 1
M8 18 3 5
3
电路仿真结果及版图实现
采用
Cadence
公司的仿真工具
Spectre
对电路
进行仿真，仿真模型采用
Chartered0．35
μ
m3．3V
工艺
BSIM3v3
模 型。仿 真 过 程 中，对
PSRR
及
CMRR
采用简化仿真，仿真的结果是实际数据的倒
数
［7
］
。图
6
所示为增益与相位的仿真结果，增益为
121．5dB
，单位增益带宽约为
12MHz
，相位裕度为
61．4°。
图6
运
算放大器的增益与相位曲线
Fig．－
tionalamplifier
图
7
所示为本文运算放大器的电源电压抑制比
仿真结果，低频电源电压抑制比为
105dB
。图
8
所
示为运算放大器的共模抑制比仿真结果，低频共模
抑制比为
130．1dB。
基于
Chartered0．35
μ
m
工艺，利用
Cadence
公
司的
Virtuoso
工具设计电路版图，如图
9
所示。通过
对版图的
DRC
和
LVS
检查，证明此版图符合工艺规
则要求。最后进行后仿真，并将后仿真结果与前仿真
148 朱治鼎等：高性能折叠式共源共栅运算放大器的设计
2
电路结构
CMOS
运放的差分跨导级构成运放的输入级，
并起到从双端差分输入变换到单端输出的作用。通
常，整个电路的增益，大部分都是由输入差分级提供
的，可改善噪声性能和降低输入失调。第二级一般
采用反相器，当差分输入级没有完成差分
－
单端变换
时，就由第二级反相器来完成。偏置电路给晶体管
建立适当的静态工作点。另外，采用补偿技术来稳
定闭环特性。图
1
给出运放的整体结构。
图1
运
放的整体结构
Fig．
2．1
输入差分跨导级设计及分析
共源共栅结构的运算放大器根据输入结构的不
同，分为套筒式和折叠式。套筒式共源共栅运算放
大器由于输入摆幅小，不利于闭环使用。折叠式共
源共栅运算放大器的输入摆幅和输出摆幅都相对高
一些，能够闭环使用，因此使用范围更广泛，但这些
优点是以损失增益为代价的
［4
］
。
设计指标要求开环增益大于
90dB
，这就要求
采用两级放大器，并且第一级应选择共源共栅结构
以提供高增益。要求共模输入电压范围为
0～2．4
V
，而采用的电源电压是
0～3．3 V
，因此要采用
PMOS
管输入共源共栅结构。本文设计的差分输
入单端输出的折叠式共源共栅放大器如图
2
所示。
其中，
M1、
M2、
M3、
M4
构成折叠式差分电路；
M5、
M6
构成运放两支路的偏置电流源；
M7、
M8、
M9、
M10
构成共源共栅电路；
M0
是尾电流 源
PMOS
管；
V
bias1
、
V
bias2
、
V
bias3
的偏置电压由偏置电路提供。
运放的增益表达式为：
A
v1
＝G
m
×R
out
（1
）
其中，
G
m
为输入差分管
M1、
M2
的等效跨导，
R
out
＝
gm7×r
o7
×r
o9
／／
gm3×r
o3
×（
r
o2
／／
r
o5
）为输出节点的
输出电阻，因此运放增益为：
A
v1
＝g
m1
×［
gm7×r
o7
×r
o9
／／
gm3×r
o3
×（
r
o2
／／
r
o5
）］ （2
）
可见，共源共栅结构能够提供较高的增益。
图2
折
叠式共源共栅运算放大器电路
Fig．2Folded－cascodeoperationalamplifier
2．2
输出级结构设计
第二级一般采用反相器结构，考虑到输出摆幅
要求在
0．3～3V
之间，输出可以采用电流源负载的
共源极，这种电路结构在负载上的电压不是紧随其
负载阻抗变化而变化的。图
3
所示为本文实际采用
的
PMOS
管输入的电流源负载共源输出级，能很好
地满足输出摆幅的要求。其中，
PMOS
管
M11
作为
输入管，
NMOS
管
M12
作为电流源负载，
V
bias2
偏置
电压由偏置电路提供，
V
in
为第一级折叠式共源共栅
电路的输出信号。
图3
输
出级
Fig．3Outputstage
运放的增益为：
A
v2
＝G
m
×R
out
（3
）
其中，
G
m
＝g
m11
（晶体管
M11
的跨导），
R
out
＝r
o11
／／
r
o12
（晶体管
M11
和晶体管
M12
的输出阻抗的并联
值）。输出摆幅为：
V
PP
＝V
DD
－（
V
gs11
－V
th11
）－
（
V
gs12
－V
th12
） （4
）
可见，带电流源负载的共源级输出能够提供较
大的摆幅，还能提供适当的增益。
2．3
偏置电路和运算放大器整体电路的设计
偏置电路中，
V
bias3
为
M0
提供偏置电流，
V
bias1
为
M3、
M4
提供偏置电压，
V
bias2
为
M5、
M6、
M12
提供
1472011－06－03
；定稿日期：
2011－08－06
基金项目：国家自然科学基金资助项目（
60976028
）；北京工业大学博士启动基金资助项目（
X0002013201103，
X0002014201101，
X0002012200802）
高性能折叠式共源共栅运算放大器的设计
朱治鼎，彭晓宏，吕本强，李晓庆
（北京工业大学 集成电路与系统集成实验室，北京
100124）
摘

要：

折叠式共源共栅结构能够提供足够高的增益，并且能够增大带宽、提高共模抑制比和电
源电压抑制比。基于
Chartered0．35
μm
工艺，设计了一种折叠式共源共栅结构的差分输入运算
放大器，给出了整个电路结构。
Spectre
仿真结果表明，该电路在
3．3V
电源电压下直流开环增益
为
121．5dB
、单位增益带宽为
12MHz
、相位裕度为
61．4°
、共模抑制比为
130．1dB
、电源电压抑制
比为
105dB
，达到了预期的设计目标。
关键词：

折叠式共源共栅；运算放大器；模拟集成电路
中图分类号：
TN431．1
文献标识码：
A
文章编号：
1004－3365
（2
012）
02－0146－04
DesignofHighPerformanceFolded－CascodeOperationalAmplifier
ZHUZhiding
，
PENGXiaohong
，
LBenqiang
，
LIXiaoqing
（
VLSI＆SystemLaboratory
，
BeijingUniversityofTechnology
，
Beijing100124
，
P．R．China
）
Abstract：
Folded－
，
butalsoin－
creaseCMRRandPSRR．BasedonChartered0．35
μ
mprocess
，
－
ded－cascodestructurewasdesigned．Thecompletecircuitofthefolded－
detail．SimulationwithSpectreat3．－loop
gainof121．5dB
，
aunitygainbandwidthof12MHz
，
aphasemarginof61．4°
，
aCMRRof130．1dBandaPSRR
of105dB．
Keywords
：
Folded－cascode
；
Operationalamplifier
；
AnalogIC
EEACC：
1220
1
引

言
运算放大器是模拟电路设计中用途最广、最重
要的部件，具有足够高的正向增益，且负反馈时闭环
传输函数与其增益几乎无关，因此被用于很多模拟
电路和系统的设计中。运算放大器最主要的性能指
标是有一个足够大的开环增益，以符合负反馈的概
念
［1
］
。
直观来说，长沟道、低偏置电流、多级运放电路
可以实现高增益，但会产生多个极点；高单位增益带
宽电路又要求短沟道、高偏置电流、单极点电路来实
现。由于共源共栅结构具有频率特性好、输出电阻
高、主极点由负载电容决定、在各种放大器结构中功
耗最低等优点，能够在不降低增益带宽积的条件下
提高电路的直流增益，从而满足各个方面的需要
［2
］
。
本文从电路性能要求出发，设计了一种两级高增益
运算放大器，第一级采用差分输入单端输出的折叠
式共源共栅放大器，以达到高增益，同时提供适当的
摆幅；第二级采用共源极电路结构，以增大输出摆
幅，同时提供适当的增益
［3
］
。该电路从理论上满足
了高增益、高共模抑制比、高电源抑制比等要求。
Spectre
软件仿真结果显示，直流增益达到
121．5
dB
、相位裕度达到
61．4°。第
2
期 朱治鼎等：高性能折叠式共源共栅运算放大器的设计
结果进行对比。后仿低频增益下降至
102dB
，相位裕
度下降至
53．7°
，单位增益带宽为
10．72MHz
，电源
电压抑制比为
88．1dB
，共模抑制比为
93．2dB
。尽管
各个参数都略有下降，但仍符合设计要求。
4
结

论
本文设计了一种折叠式共源共栅运算放大器，
该电路具有高的低频增益、电源抑制比和共模抑制
比等。利用
Cadence－Spectre
仿真工具进行
DC、
AC
及瞬态分析。仿真结果表明，本文设计的运算放大
器具有
98．11dB
的直流开环增益，在
5pF
的负载
电容条件下，运放的单位增益频率为
12MHz
，相位
裕度为
61．4°
，共模抑制比为
130．1dB
，电源电压抑
制比为
105dB
。基于
Chartered0．35
μ
m
工艺，利
用
Cadence
公司的
Virtuoso
工具完成电路版图设
计，并对电路进行了后仿真，后仿参数指标略有下
降，但仍符合设计要求，达到预期的设计目标。通过
对
W
／
L
或者直流偏置的微小调节，就可以让放大
器工作在指定的工作范围。
参 考 文 献：
［1
］
ALLENPE
，
HOLBERGR．CMOS模
拟集成电路与
设计 ［
M］
．
冯军，李智群，译
．
第二版
．
北京：电子工
业出版社，
2005：
198－199．
［2
］
柳逊，闫娜，吴晓铁，等
．
一种高性能运算放大器的
设计 ［
J］
．
微电子学与计算机，
2005，
22（
6）
：
28－33．
［3
］
RAZAVIB．DesignofanalogCMOScircuits
［M
］．
NewYork
：
McGraw－HillCoInc
，2
001：
252－254．
［4
］
陈 恒 江，刘 明 峰，郭 良 权，等
．
一 种 高 增 益 带 宽
CMOS
全 差 分 运 算 放 大 器 的 设 计 ［
J］
．
微 电 子 学，
2009，
39（
2）
：
155－158．
［5
］
RUUDGH
，
LEOPT
，
JOHANH．A100－MHz100－

compensation
［J
］
．IEEEJSolStaCirc
，1
992，
27
（1
2）
：
1709－1717．
［6
］
王志亮，段伟，王琴
．
折叠式共源共栅运算放大器的
0．6μ
m
的
CMOS
设计 ［
J］
．
信息技术，
2008，
（3
）：
7－
15．
［7
］
何乐年，王忆
．
模拟集成电路设计与仿真 ［
M］
．
北京：
科学出版社，
2008：
116．
作者简介：
朱治鼎（
1987
—），男（汉族），陕西安康
人，硕士研究生，研究方向为模拟集成电路
设计。
彭晓宏（
1963
—），男（汉族），副教授，
主要研究方向为模拟集成电路、模拟／数字
混合信号电路的设计。
149

㈨ 请问这种电路仿真图是用什么软件画的

概念全错：hspice才是用来做模拟电路的，混合信号也可以，我用之来处理回后仿几十万器件的电路，无答压力。cadence当然可以用来完成你的设计，千门级的数字电路用spectre直接仿无压力。modelsim处理更大的规模，无压力。ise是另一个概念，你混淆了。
我的理解是，你想做一个不算复杂的定制数字电路，且是从门电路开始搭，如果你会用cadence，无压力，且直接用spectre把电路当模拟电路来处理即可，仿真时间略长罢了。这个流程并不是常用的数字电路设计方法。一个在处理较大规模定制数字集成电路的方法是，建立基本电路单元，并同时建立verilog单元，画模块电路图和总图，然后用verilog-xl来跑仿真。
不过按照你描述的内容，我觉得你独自处理这些流程会有比较大的麻烦，在身边找一个有经验的人带你吧。