Ⅰ 用Verilog模拟掷骰子游戏电路
这主要是相对以前用原理图做电路时候来说的吧，那时候要加个ram，要做个加法，做个选择器，全部都要手动添加元器件，所以电路一般不会做的太复杂，否则自己都不晓得是否能work的。
现在用verilog或者VHDL语言来描述电路，可以相对写的要多复杂有多复杂，只要硬件电路能实现，复杂已不是主要问题了。 赞同0| 评论 2011-12-5 11:32 风雷小草 | 六级
因为IEEE制订verilog标准的时候，并没有规定描述电路的规模，也就是说，只要满足功能，规模可以无限大，结构可以任意复杂。 赞同0| 评论 2011-12-13 17:16 wrc926472 | 二级
verilog 具有较强的器件库，而且不需要考虑门级的设计，可以集中考虑系统结构上，大大提高效率