奇偶校验电路

⑴ 奇偶校验电路逻辑表达式

奇偶校验电路逻辑表达式：G’是选通输入端（又称使能端），CBA是三个地址码选择输入端，Y是同相输出端，W是反向输出端。X表示随意态。G’＝1时，禁止工作，Y端输出始终为0，W端输出始终为1；G’＝0。

门和非门的叠加，有多个输入和一个输出。对于非计算性输入有两个要求。如果输入用0和1表示，则运算的结果是这两个数的乘积。如果1和1（两端都有信号），则输出为0;1和0，输出为1;0和0，输出为1。

奇偶校验器为奇校验：

发送器的数据10101100 送到奇偶校验器，由于数据中的“1”的个数是偶数个，奇偶校验器输出1，它送到接收端的奇偶校验器，与此同时，发送端的数据10101100 也送到接收端的奇偶校验器，这样送到接收端的奇偶校验器的数据中“1”的个数为奇数个(含发送端奇偶校验器送来的“1")。

如果数据传递没有发生错误，接收端的奇偶校验器输出0，它去控制接收器工作，接收发送过来的数据。如果数据在传递过程中发生了错误，数据由10101100 变为10101000。

那么送到接收端奇偶校验器的数据中的“1”的个数是偶数个，校验器输出为1，它一方面控制接收器，禁止接收器接收错误的数据，同时还去触发报警器，让它发出数据错误报警。

⑵ 用74138和最少的门电路设计一个奇偶校验电路，要求当输入的四个变量中有偶数1时输出1，否则为0.

设计一个奇偶校验电路。四个输入变量，有16个组合状态，所以用两片8选1数据选择器74LS151来做，比较容易。

三输入奇偶校验电路偶数个1时输出1，其真值表如图左，Y=A'B'C'+A'BC+AB'C+ABC'，

对比74ls138真值表，输出对应项为Y=Y0'+Y3'+Y5'+Y6'=(Y0'Y3'Y5'Y6')'。

奇偶校验电路设计用2个3线8线译码器和一个与非门要求输入的四变量中有偶数个1时输出为1否则输出为0。

四变量接译码器输入，与非门8个输入分别接译码器输出的Y1、Y2、Y4、Y7、Y8、Y11、Y13、Y14。

(2)奇偶校验电路扩展阅读：

在数字电子设备中，数字电路之间经常要进行数据传递，由于受一些因素的影响，数据在传送过程中可能会产生错误，从而会引起设备工作不正常。为了解决这个问题，常常在数据传送电路中设置奇偶校验器。

奇偶校验是检验数据传递是否发生错误的方法之一。它通过检验传递数据中“1”的个数是奇数还是偶数来判断传递数据是否有错误。

奇偶校验有奇校验和偶校验之分。对于奇校验，若数据中有奇数个“1”，则校验结果为0，若数据中有偶数个“1”，则校验结果为1； 对于偶校验，若数据中有偶数个“1”，则校验结果为0，若数据中有奇数个“1”，则校验结果为1。

⑶ 怎样用74LS139实现奇偶校验电路（三输入两输出）

74LS139片内就是双2线-线译码器，正好组成三输入两输出的奇偶校验电路内。

在数据选择器中，通常用地容址输入信号完成挑选数据的任务。如一个4选1的数据选择器，应有2个地址输入端。共有2z=4种不同的组合，每一种组合可选择对应的一路输入数据输出。同理对一个8选1的数据选择器，应有3个地址输入端。

(3)奇偶校验电路扩展阅读：

为了能检测和纠正内存软错误，首先出现的是内存“奇偶校验”。内存中最小的单位是比特，也称为“位”，位只有两种状态分别以1和0来标示，每8个连续的比特叫做一个字节（byte）。不带奇偶校验的内存每个字节只有8位，如果其某一位存储了错误的值，就会导致其存储的相应数据发生变化，进而导致应用程序发生错误。而奇偶校验就是在每一字节（8位）之外又增加了一位作为错误检测位。

⑷ 用全加器组成八位二进制代码奇偶校验器，电路应如何连接

上图是一个8位二进制奇校验电路，由4个全加器组成，每个全加器有3个输专入属，那么3个全加器有9个输入，只用其中8个输入端，将多余的一个接地（逻辑0），3个全加器的输出端再接到第4个全家器的输入端，就构成了奇校验器。

如果要构成偶校验器的话，就把多余的一个全加器的输入端（上图中是第3个全加器的c_in端）接高电平（逻辑1）就行了。

⑸ vhdl 8位奇偶校验电路

8位数抄据a并行输入，输出校验位y。下面程序的temp设为‘0’时若输出为‘0’则为偶，其它同理反之。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY parity_check IS
PORT (a:IN STD_LOGIC_VECTOR (7 DOWNTO 0);
y:OUT STD_LOGIC);
END parity_check;

ARCHITECTURE arch OF parity_check IS
BEGIN
PROCESS(a)
VARIABLE temp:STD_LOGIC;
BEGIN
temp:='0'; --偶校验初始值设为0，奇校验初始值设为1
FOR i IN 0 TO 7 LOOP
temp:=temp XOR a(i);
END LOOP;
y<=temp;
END PROCESS;
END arch;

⑹ 设计一个奇偶校验电路，要求当输入的四个变量中有偶数个1时，输出为1，否则为0。

设计一个奇偶校验电路。四个输入变量，有16个组合状态，所以用两片8选版1数据选择器74LS151来做，比较容易。权

真值有如下

⑺ 用8选1数据选择器74ls151设计四位奇偶校验电路怎么弄！！急！！！

Y是同相输出端，W是反向输出端。X表示随意态。G’＝1时，禁止工作，Y端输出始终为0，W端输出始终为1；G’＝0，参考如下：

1111 0表达式：Y＝A’B’C’D＋A’B’CD’＋A’BC’D’＋AB’C’D’＋ABCD’＋ABC’D＋AB’CD＋A’BCD，

连接图：74151的端子A2、A1、A0分别接A、B、C，74151的端子D0、D3、D5、D6接D，D1、D2、D4、D7接D’，74151的输出端为Y。

真值表：ABCD Y，0000 0，0001 1，0010 1，0011 0，0100 1，0101 0，0110 0，0111 1，1000 11001 0，1010 0，1011 1，1100 0，1101 1，1110 1。

(7)奇偶校验电路扩展阅读：

在 asic 设计和 pld 设计中，简化组合逻辑电路的设计非常重要，因为这些设计通常需要最少的逻辑门或导线。 在专用集成电路设计和可编程逻辑器件设计中，有很多约束条件需要处理，但只有有限的1或0。 本文提出了一种新的组合逻辑电路设计方法。 以及一种因果关系的逻辑表示。

其中结果只有在所有决定事物结果的条件都满足的情况下才发生。 与输出变量为1的组合的所有因子不会与输出变量为1的组合一起出现，与输出变量为0的组合也不会出现，因此可以表示与输出变量为1的组合。

组合逻辑电路的分析分以下几个步骤：

（1）有给定的逻辑电路图，写出输出端的逻辑表达式；

（2）列出真值表；

（3）通过真值表概括出逻辑功能，看原电路是不是最理想，若不是，则对其进行改进。