求和门电路

❶ 关于电工电子基础实验的相关问题（单级放大电路，组合逻辑电路，译码器，比例求和运算电路，常用电子仪器

我来回答一下吧。说实话，本人对模拟并不是很熟悉，现在也还在熟悉工。我的工作主要是单片机编程。挑一些能回答的回答吧。
单级放大电路
1.首先要明确电压的概念。电压只是一个电势差！既然是差，就不是针对一个而言，而是两个，就像运放的差分输入。两个输入端都接信号时，输入为同相-反相。比如你拿一节5V电池，它的电压是1.5V对吧。我们这时说的1.5V是相对地而言的。也就是大地是参考点。但是如果你拿1.5V做参考点呢？那么电池的电压就是0V了。如果两个仪器不共地，那么发送端的信号到了接收端就没有办法被正确接收，因为它们没有统一的参考点。你发送端将5V定义为逻辑1，等接收端接收到以后会按照自己的参考点来判断这个电平。由于不共地，那么很可能会误判，认为他是2V,3V等。。。
2。放大器的性能指标Au很大，理想运放的Au趋近于无穷大。即，输入一个非常微小的信号，比如几uV，放大器也能把它“无限”放大，以至接近电源电压。我的理解是，在此情况下，你的万用表根本就达不到测量输入的微小信号的精度。Ri和Ro是输入和输出阻抗，Ri是相对于前级电路而言的，表征的是它从信号源索取电流的大小，Ro是相对于后级负载而言的，表征的是驱动负载的能力。这两个参数是计算出来的。
3。对于运放，我觉得不必像三极管那样考虑他的静态工作点。运放是把管子封装在一个黑盒子里，你知道怎么用就行了。电阻的增大和减小你只需要看和放大有关的电阻即可。进行计算就行了。学习，真的没有必要按照书本上来，国内的教材很多都是垃圾，误人子弟。
4.这个是否有意义，要看你的信号是什么类型的。如果是正弦波，那你用万用表测量的只是有效值。
比例求和电路
1。运放为什么要调零。运放的输入级为差分对管形式，但是由于工艺的问题，两个管子肯定不会完全对称，世界上就没有完全一样的东西。所以实际运放的特性必定不是理想的。即当输入为0的时候输出不为0。因此在使用前我们要调零。
要说明的一点是，这在早期的运放中较为常见，现在的芯片一般都有自动调零。具体问题具体分析好了。
2.3。不确定。但是我觉得调零应该是在开环的状态下进行。理想运放就是输入为0时输出为0。当你调零的时候可以认为输入端没有信号，那你反馈回来以后影响谁？影响输入那你此时的输入就不是0了，还如何调零呢。相位补偿这回事不存在。
任何放大器，既然叫放大，那就是增大了信号的幅度。不会影响相位和频率。
译码器
不可以直接加5V，因为数码管就是一个二极管，其正向电阻较小，有一个最大电流限制，一般10几个mA左右。超过的话就会烧掉。要串联电阻才可以。
2一个7段数码管里面有7个二极管，它们都是独立的。所谓共阴就是他们共用一个地，这个地就是COM端。当分别给各个段施加高电平时，对应的段会点亮。所以叫共阴
所谓共阳，就是他们共用一个电源端，这个电源端也是COM端，当分别对各个段施加低电平时，对应的段会被点亮。
5，毫伏表我没用过。不过他们之间的关系应该是根号2倍的关系，即峰值与有效值的关系。

妈呀，累死我了。你给30分太少了。。。。。。。。有问题的话发我邮箱吧[email protected]

❷ 要期末考试了，求数字电路和物理试题及答案

学院还承担了22个本、专科专业的高等教育自学考试主考任务，目前自学考试主考物理化学、化工原理：电路、电子技术、电机学、单片机：电路分析、信号与

❸ 《数字电子技术基础》上的一道题 求解 右上角的的那个门电路是干什么用的

在时钟脉冲的控制下，从两数据的低位开始逐位送到右上角的全加器进行“求和”运算（还包括右下角的D触发器保存的低一位“求和”结果中的“进位”值），并将每次运算出的“和”与“进位”分别送到上面一组移存器与中右下角的D触发器保存。

❹ 什么是三变量的判偶逻辑电路（能举个电路例子吗）

第一：三个变量每次输入相加求

第二：所求的和除二，

第三：整除的判为1（偶数），有小数的判为0（奇数）。

用一个电路实现对之前的一个计数器里面所记的数是奇数或是偶数的的判定。

列真值表，设输入ABC三个端钮，输出Y，把三变量的八种取值全部罗列，偶数个一时，Y为1，其他为零。根据真值表列表达式，用与非门实现需要对表达式取非，再利用摩根定律将与或关系变换成与非即可。

(4)求和门电路扩展阅读：

任何时刻输出信号的逻辑状态仅取决于该时刻输入信号的逻辑状态，而与输入信号和输出信号过去状态无关的逻辑电路。由于组合逻辑电路的输出逻辑状态与电路的历史情况无关，所以它的电路中不包含记忆性电路或器件。

门电路，组合逻辑电路的基本单元。当前组合逻辑电路都已制成标准化、系列化的中、大规模集成电路可供选用。

❺ 全加器的工作原理

全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。

一位全加器(FA)的逻辑表达式为：

S＝A⊕B⊕Cin；Cout＝AB＋BCin＋ACin，其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；如果要实现多位加法可以进行级联，就是串起来使用。

比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法。

如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。即 X＝f（A，B)；Y＝f（A，B）不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。

假设超前进位加法器中的每个门时延是t，对于4位加法，最多经过4t的时延，而且，即使增加更多的位数，其时延也是4t。

对比串行进位加法器和超前进位加法器，前者线路简单，时延与参与计算的二进制串长度成正比，而后者则是线路复杂，时延是固定值。

通常，对于32的二进制串，可以对其进行分组，每8位一组，组内加法用超前进位加法器，组间进位则用串行进位。采用这种折中方法，既保证了效率，又降低了内部线路复杂度。

❻ 请问怎样设计一2位二进制数相加的逻辑电路，可以用任何门电路实现。

你是计算机科学与技术2班的吗??
哈哈老师今天才讲的课啊
就不记得了?? 答案补充 你是想让我把图发给你吗??
这个图可很难画啊!!
不过我可以给你个真值表如果你看了真值表后还没思路的话我再给你想办法搞个图 答案补充 既然你也是学这个的那就不麻烦我了
看看书吧
能看懂的 答案补充 你应该知道全加器吧!!
每个全加器有5条引脚,A,B是进行加法的两个数,S是相加的和,C1是进位输入信号C2是进位输出信号

❼ 数字电路

1、与非门实现与非功能，即L=—（A·B）【用—表示非】 A、B先与 再求非,输入同时为1输出才为0，否则为1（0的屏蔽作用）。真值表如下：
A B L
0 0 1
0 1 1
1 0 1
1 1 0
异或门L=A(+)B,输入不同则输出为1，否则为0（可用于半加器设计），真值表如下:
A B L
0 0 0
0 1 1
1 0 1
1 1 0
全加器能进行加数，被加数和地位来的进位信号相加，并根据求和结果给出该位的进位信号。真值表如下:(Ci为低位进位信号 Co为进位信号 S为和)
A B Ci Co S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1

2、TTL门电路的空载功耗与CMOS门的静态功耗相比，是较大的，约为数十毫瓦（mw）而后者仅约为几十纳(10-9)瓦；

速度上通常以为TTL门的速度高于CMOS门电路。影响 TTL门电路工作速度的主要因素是电路内部管子的开关特性、电路结构及内部的各电阻阻数值。

集成门电路多余输入端一般不让悬空（如TTL与非门输入端悬空可以相当于高电平），以防止干扰信号的引入。处理以不改变电路工作状态和稳定可靠为原则。有以下方法：1、把多余端和其他输入端连在一起；2、根据逻辑要求可以将“与门”或者“与非门”的多余输入端通过1-3千欧的电阻接正电源。将“或门” “或非门”多余端接地。
高速电路应采用第二种方法。

3、我做实验结果是：其余输入端为高电平（逻辑1）时，连续脉冲能通过，但是有半个周期的时移（由于“非”功能的作用）；其余输入端为低电平（逻辑0）时，输出一直为高电平。

希望对你有帮助，有疑问q我 273158963，互相学习。

祝你学习愉快！！~

❽ 全加器的Ci-1什么意思啊。研究半天看不懂啊

给你举个最简单的例子：

以十进制计算为例：146+287=？

如果个位相加，应该是6+7+0=13，其中求和结果13中的1就是向高位十位产生的进位，也就是你真值表中的Ci；3就是Si。

而加式6+7+0中的0就是Ci-1。因为是最低位，所以比它还低就没有进位信号了。

如果十位相加，应该是4+8再加上各位产生的进位1，所以加式为：4+8+1=13。

其中求和结果13中的1就是向高位百位产生的进位，也就是你真值表中的Ci；3就是Si。

而加式4+8+1中的1就是Ci-1，因为是次低位，比它低的个位向它产生了进位信号1，所以此时的Ci-1就为1了。

其实二进制的加法和十进制的规律是一模一样的，只不过一个是“逢二进一”一个是“逢十进一”而已。 全加器是实现某一位二进制数相加的电路，多位二进制数相加是需要多个全加器配合实现的。

❾ 画出全加器逻辑图并给出进位公式

二进制全加器

用于门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。提供与非门的是74LS86，有4个与非门。

加法器由一个加法位和一个进位位组成。 进位位可以通过与门实现。 加法位需要通过或门和与非门组建的异或门（需要与门将两个逻辑门连接）实现。

将加法位和进位位连接，实现加法位输出和进位位输出。 通过以上几步就已近组建好了一个半加器。 将两个半加器和一个或门连接就组建成了一个全加器（二进制加法器）。

若想实现更多位数需要将跟多的全加器连接，一个全加器是二位，八个全加器连接就是八位，同样n个相连就是n位。

参考资料来源：网络-全加器

❿ 设计一2位二进制数相加的逻辑电路

1位二进制数相加的逻辑电路，其实就是一个异或门电路！！

2位二进制数相加的逻辑电路图如下：