数字电路与逻辑设计实验

⑴ 数字电路与逻辑设计 实验求大佬解释怎么做步骤！！类似实验报告！！要电路图~~

设A,B,C,D分别为8m,10m,12m,14m水位检测器传来的信号，1=浸过水位，0=未过水位；水位永远不会达到14m，所以D永远是0，可以省略；又如果C=1,A和B都不可能是0，B=1一样,A不可能是0；设F1,F2,F3分别为绿,黄,红灯的输出，1=亮，0=灭；列出A,B,C的真值表，删走不可能出现情况，得出F1,F2,F3的逻辑函数方程，简化等效转换为提供的门电路就可以。

⑵ 求助一份《数字电路与逻辑设计》的实验报告

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⑶ 大一 数字电路与逻辑设计 实验题：设计一个用与非门构成的三人表决器。 要求：1.写出逻辑门可

⑷ 数字电路与逻辑设计实验报告

我们组依然同时设计了555和晶振两个信号产生电路。（本实验报告中着重按照原方案设计的555电路进行说明） 4、 系统设计框图数字式计时器一般由振荡器、分频器

⑸ 数字电路与逻辑设计，求答案

1.
选b，电路图明显表示：如果y=1，选x，否则选z，那么肯定就是xy+y（非）z。所以答案是b了。
2.
选a，现在的门延迟主要是ns（就是纳秒）为单位的。像工艺发展到65纳米的话，基本与非门延迟都是以皮秒为单位了。
3.
选c，猜的，但是应该没错，呵呵。
4.
选a，因为cmos上下两个mos管同时只有一个是通的，所以其消耗功率最小。
5.
选c，mos管在状态转化的时候功耗最小，不管其处于0还是1状态（断和通）。它都是静态，mos的静态功耗非常的小。
6.
选c，网上搜索的。
7.
选b，这题就是“扇出”的标准定义。

多选：
1.
选a，b：
通用逻辑门有：反相器（非门），与非门，或非门。
2.
选a，b，d：a是“与非门”，只要有一个输入是0，输出就是1，1就是高电平。
b是“与门”，至少有一个输入是0，那么输出就是1，现在两个输入都是1，则输出是1。
c是“或非门”，至少有一个输入为1，则输出就是0，现在两个输入都是1，输出就更是0了。d是“异或门”，只要两个输入电平不一样，那么输出就是1。这里0就是低电平（0），1就是高电平（5v）。

简答：
从左到右，从上到下，为mos管编号，a,b,c,d,e,f。其中a,b,e是pmos，剩下的是nmos。
pmos的特性是，只要输入为0就导通，否则关断。nmos正好相反，输入是0导通，否则关断。
这样的话，先看e和f，这两个mos组成了一个标准反相器。就是说输出f是这两个管子输入信号（假设叫点a）取反。
再看其他的吧，abcd组成的是一个标准的与非门，只有当输入信号a=b=1时，nmos管c和d都导通，导致输出（刚才说的点a）接地，因为cd都导通，相当于接地，所以点a接地。
从标准逻辑来看，两个输入都为1，输出为0。这个是标准与非门的逻辑功能。
综上所述，f=a&b。也就是说输出=a与b

⑹ 数字电路与逻辑设计作业题

1.B周期是6
2.B没有内部时钟,需要外加时钟

⑺ 数字电路与逻辑设计。题目如下图。

2-16)

由上到下4个三态门a,b,c,d

输入A,C,a,b为一组决定输出Y1，当C=1，a="使能"将A的时态传到Y1，b="高阻抗"不影响Y1，又当C=0，a=高阻抗不影响Y1，b="使能"将A的反相时态传到Y1。

输入B,C和c,d为一组决定输出Y2，当C=1，c="使能"将B的反相时态传到Y2，d="高阻抗"不影响Y2，又当C=0，c=高阻抗不影响Y2，d="使能"将B的反相时态传到Y2，亦即无论C是什麼时态，Y2都等如B的反相。

⑻ 使用与非门设计一个十字路口交叉电路（数字电路与逻辑设计实验）

1）F = A*B = ( (A*B)' )'
就是两个信号与非后，再把输出与非；
2）F = A'B'C'D' = ( ( A'B'C'D' )' )'
就是4个信号先各自与非一次后，再把4个输出与非两次；
3）不是很明白你说的【而cd不是全有传感信号】是什么意思