门电路6

『壹』 利用两片74LS160和必要的门电路构成六十进制计数器

采用同步计来数方式，个位计数器自的进位信号连接到十位计数器的使能端EP，或ET，或EP、ET的并联；十位计数器计数到6时，Q1=Q2=1，用个2与非门连接，以产生清0信号，并连接两个计数器的清0端；数据位（D0~D3）全部挂低电平，其余计数器的输入端，挂高电平；

『贰』 用D触发器、门电路 设计带有进位输出端的六进制计数器，并检查设计的电路能否自启动。 求逻辑电路图

三个D触发器构成

『叁』 求六输入或非门电路

六输入端的或非门好像没有现成的器件，但是你可以自己搭出来，用六支二极版管和权一支电阻搭成六输入端或门（六支的正极作为输入，它们的负极连在一起通过电阻接低电平），这六支二极管的负极就是六输入端或门的输出，把它再接到一个非门的输入（如7404、CD4069），这非门的输出就是六输入或非门的输出了。

『肆』 门电路中接地的问题，如图6-4，为什么说 L=A+B,流过VD1和VD2中的电流不是都流入地了吗

A 或 B 输出的电流在电阻上产生电压，就是 L 的值。

『伍』 与门电路输出高电平为什么只有0.6V

对于TTL门电路来说，低电平电压低于0.3V，高电平电压高于2.4V 。 只有0.6V不合符数字电路的电平回要求。要么芯片损坏答了，要么输出端后面接错电路了。另外就是每个门电路有带负载的限制，数据手册有扇出系数的概念，看下是否超出其带负载大小了，不过一般很少人将一个输出端接3个以上的负载。

『陆』 如何用8选1数字选择器和门电路设计64选1数字选择器

这种题目，原理其实很简单，但是真要连接，却又很麻烦，芯片太多了，连线也多，画起来有点麻烦，这种题目真是很奇葩，实际应用能这么做吗？
你说的意思差不多，8个8选1并联，其实就第一级完成64选1，选出8个数字，后面再接一个，完成第二级8选1。
要完成64选1，需要6位地址线。
但要加一片74LS138译码器，即前面的8个需要用译码器来选片，8个选一个芯片工作。
前面8片接低3位地址，A2，A1，A0。高3位地址A5，A4，A3接译码器，再接后面的8选1芯片的地址输入ABC。
真要画出这个逻辑图，需要很耐心哪。

『柒』 用JK触发器和门电路设计一个同步六进制加法计数器，写出设计过程并画逻辑图

6进制同步置零计数器 Verilog代码

mole counter（clk,reset,count）;

input clk,reset;

else

count<=count+1;

end

endmole

预置输入先置0，取Q(N)的输出做置数信号，在(N+1)的时钟前沿内Q输出同步归零，这是完全容同步计数，是同步计数器的正确用法。比较两种方法可知，设计N进制计数器时，清零法的反馈信号是（N+1），控制端是置零CR' ；置数法的反馈信号是 N ，控制端是置数LD' 。

(7)门电路6扩展阅读：

对边沿JK 触发器归纳为以下几点：

1、边沿JK 触发器具有置位、复位、保持（记忆）和计数功能；

2、边沿JK 触发器属于脉冲触发方式，触发翻转只在时钟脉冲的负跳变沿发生；

3、由于接收输入信号的工作在CP下降沿前完成，在下降沿触发翻转，在下降沿后触发器被封锁，所以不存在一次变化的现象,抗干扰性能好，工作速度快。

『捌』 用74ls161及必要的门电路设计一个六十进制计数器，并用MULTISUM仿真

采用同步计数方式，个位计数器的进位信号连接到十位计数器的使能端EP，或ET，或EP、ET的并联；十位计数器计数到6时，Q1=Q2=1，用个2与非门连接，以产生清0信号，并连接两个计数器的清0端；数据位（D0~D3）全部挂低电平，其余计数器的输入端，挂高电平；

『玖』 用74LS138和必要的门电路设计一个6节拍脉冲发生器，节拍为1ms的高电平

哥们一看就是华电的，数电实验自主创新实验我也在搜答案= =

『拾』 有会设计6输入或门电路图的吗(只要2个门实现)

我一直都是从电池-石英钟里面取秒信号。
注意，石英钟的线圈驱动，是用两个图腾柱输出回驱动，答有一种音频功放就是这种结构，每个图腾柱有上下两个串联的开关，两个图腾柱的上下开关交替导通，每次导通的时间大约几十毫秒。
要是从一个图腾柱取信号，好像是两秒一次，
从两个图腾柱取信号，经过或门，就是一秒一次脉冲。
再经过计数器，给定器，对前两者符合判别的异或门，就能达到要求。