分频电路的触发器

㈠ 怎样用两个D触发器设计一个二分频电路

用一个D触发器就能设计一个二分频电路。

㈡ 50分频电路用D触发器。。怎么做啊

你可以将D角尺器的D端与负Q端相联，然后用用七个这样的反转器串起来，组成七位内移位寄存容器。50这个数字变成二进制的8421码的话是1010000，对吧？你再搞一个简单电路，比如反相器将0位反成1。然后将它们与第5位和第7位的1相与。这样只要是寄存器数值等于1010000时就有一个输出，这也就实现了50分频了。别忘了在输出与门时还要将该信号作为清零信号给计数器清零！

㈢ 关于JK触发器的四分频电路，求图，下图不知道对不对

对的。
图中 JK 触发器来是自上升沿触发，第一级 J1 = K1 = 1 ，Q1(n+1) = - Q1(n) ，每个时钟触发器翻转一次，是二分频；
第二级与第一级是同步触发，由于信号在芯片内部有传输延时，触发时刻 J2、K2 的值是上一个时钟周期的 Q1 值：
J2(n+1) = K2(n+1) = Q1(n)
只有 Q1(n) = 1 时，Q2(n+1) 才翻转，也是二分频。
你按照我的分析，画出波形图就知道了。

㈣ 触发器做三分频 五分频电路 怎么做

使用74LS90或74ls290,

当R0(1)、R0(2)均为“”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝0,0,0,0。

当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝1,0,0,1。

那么很简单了,信号接入cp1(选择5进制计数器,q3q2q1表示5进制计数器计算出来的值),同时信号也接入cp0(使q0成为二进制计数器),

当来第一次脉冲的下降沿时,74ls90的q3q2q1状态为001,q0状态为1.把q0接S9(1)、q1接S9(2).把R0(1)接地,R0(2)接地.

使第二次脉冲的下降沿时实现置9功能,此时状态QD(Q3),QC(Q2),QB(Q1),＝1,0,0.观察可知按照二进制的100等于4.此时QA(Q0)=1。观察可知QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝1,0,0,1按照二进制的1001等于9,

第三次脉冲的下降沿时,74ls90的q3q2q1q1q0状态为0,0,0,0,(参考74ls290真值表)

那么第四个脉冲的下降沿到来时q3q2q1q0状态为0,0,1,1

第五次1001

第六次0000

第七次0011.以下以此循环.

好了,很明显每三次高电平输入cp1和cp0,q3就能输出了1次(第2次)高电平,q3刚好是三进制计数器,那么q3也就是三分频器了(注意:假设输入信号的高低电平的占空比为50%,q3输出的占空比只有33.333%,即1/3)

5分频就更简单了,把S9(1)接地、S9(2)接地.把R0(1)接地,R0(2)接地.信号接入cp1(选择5进制计数器)

很明显每5次高电平输入cp1,q3就能输出了1次(第4次)高电平,q3刚好是五进制计数器,那么q3也就是五分频器了(注意:假设输入信号高低电平的占空比为50%,q3输出的占空比只有20%,即1/5)

㈤ 如何用JK触发器构成8分频电路急 急！！！！！！！

用于N=2-4分频比的来电路，常用双自D-FF或双JK-FF器件来构成，分频比n4的电路，则常采用计数器（如可预置计数器）来实现更为方便，一般无需再用单个FF来组合。
下图的分频电路输出占空比均为50%，可用D-FF，也可用JK-FF来组成，用JK-FF构成分频电路容易实现并行式同步工作，因而适合于较高频的应用场合。而FF中的引脚R、S(P)等引脚如果不使用，则必须按其功能要求连接到非有效电平的电源或地线上。

㈥ D触发器组成分频电路

c
。
复位端子
rd、置位端子
sd
有小圈，是低电平有效，而电路接
1
，所以无效。
d触发器功能是：qn+1
=
d
，而电路中
d
=
q‘
，是二分频电路，就是来一个时钟脉冲，翻转一次。

㈦ 如何用jk触发器实现十分频电路

十分频电路也就是相抄当于设计一个十进制的计数器，这在数字电路中是非常典型的问题。可按照如下步骤设计：1.画出状态转移图 共10个状态 （可以确定需要4个JK触发器，因为4个JK触发器的输出最多可以表示16个状态）
2.由状态转移图列写状态转移真值表
3.由状态转移真值表，得到各输出变量的卡偌图（也可以直接由状态图，填写出各个变量的卡偌图）
4.由卡偌图勾画卡偌圈，从而确定出触发器的驱动方程，即对应的J、K取值。然后连接触发器的线路即可。
具体步骤和例题，可以参见西安电子科大出版
《数字电子技术基础》（第二版）杨颂华主编 第6章 时序电路的分析与设计

㈧ 利用D触发器设计4分频电路，设计步骤自拟

1、每个D触发器的的输入端均接该触发器的Q`输出端，下一态为现态的“反”。
2、CP输入端版并联，成为同步时序权电路。
Q3Q2Q1Q0的 初始态为0000，时序变化规律为：
0000→0001→0010→0011→0100………1110→1111→0000

㈨ 怎样用d触发器实现四分频电路啊

将D触发器接成T'触发器，信号接clk，这就成二分频电路了。再接一级就是四分频电路。电路图不用给了吧？很简单。